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4、使用Verilog建立混频波形

 步骤推荐(jian)：分别使用两个rom输(shu)出不同频率(lv)，进行相(xiang)加。

 频点测算：使用时钟/采样点=真实频率。 

module top (            input   wire    clk,            input   wire    rst_n);//----------- Registers Declarationsreg  [9:0]      addr_1;reg  [9:0]      addr_2;reg  [14:0] data_sum;//----------- Wired signal declarationwire [13:0] data_1;wire [13:0] data_2;

always @ (posedge clk or negedge rst_n) begin    if (!rst_n)        begin            addr_1    <=      10d0;            addr_2    <=      10d0;        end    else        begin            addr_1    <=      addr_1+10d1;    //有一个正选波抽样点为 1024,打出正选波频50/1024=48.82Khz            addr_2    <=      addr_2+10d4;    //一名正选波监测点为 256,输入输出正选波频繁  50/256=488Khz        endend

always @ (posedge clk or negedge rst_n) begin    if (!rst_n)        data_sum    <=      15d0;    else        data_sum    <=      data_1  +       data_2;end

rom_1 u_rom_1(.address       (addr_1        ),.clock           (clk           ),.q             (data_1        ));

rom_1 u_rom_2(.address       (addr_2        ),.clock           (clk           ),.q             (data_2        ));endmodule仿真技术結果：data_sum为累加后的結果！

5、matlab工具参数配置

策划人是一个16阶的低通滤波器

参(can)数设置采(cai)用(yong)：选用(yong)低通滤波(bo)器,使用(yong)波(bo)纹策划法，阶数自(zi)定义了(le)16个(g🎉e)(当(dang)然(ran)阶数越多滤波(bo)效果越好)，FS的采(cai)样(yang)频率(lv)(lv)是50M，通过频率(lv)(lv)0.5M，截至频率(lv)(lv)为1M。

Response Type：选(xuan)择FIR滤(lv)波器的类型：低(di)通、高通、带通和带阻等。

Design Method：FIR滤波器策划方法有多种，最常用的是窗函数策划法（Window）、等波纹策划法（Equiripple）和最小二乘法 （Least-Squares）等。其中窗函数策划法在学校课堂中是重点讲解的，提到FIR滤波器肯定会想到hamming、kaiser窗，但是实际应用中却很少使用，因为如果采用窗函数策划法，达到所期望的频率响应，与其它方法相比往往阶数会更多；而且窗函数策划法一般只参照通频带wp、抑制频带ws 和理想增益来策划滤波器，但是实际应用中通频带和抑制带的波纹也是需要考虑的，那在这种情况下，采用等波纹策划法就非常适用了。

Frequency Specification：设置频率响应的参数，包括采样频率Fs、通带频率Fpass和阻带频率Fstop。

Filter Order：设置滤波器的阶数，这个选项直接影响滤波器的机能，阶数越高，机能越好，但是相应在可编程逻辑芯片实现耗用的资源需要增多。在这个设置中提供2个选项：Specify order和Minimum order，Specify order是工程师自己确定滤波器的阶数，Minimum order是让工具自动确定达到期望的频率相应所需要的最小阶数，因此具体选择哪个选项得视实际情况而定了,(这里我选用16阶)。

将手机配置搞定后(hou)的数据(ju)表格(ge)导(dao)入 ：

        File ---> Export ---> Export ;

 发送 ： > Num=round(Num400) 取个整

 将左上方数值代入到verilog做好乘类加滤波。(无符号)

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